Laporan Akhir 2

Laporan Akhir 2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

LAPORAN AKHIR 2

PERCOBAAN 2

 1. Jurnal [kembali]

 2. Alat dan Bahan[kembali]

• Saat pratikum:

            a.Panel DL 2203D 

            b.Panel DL 2203C 

            c.Panel DL 2203S

Gambar 2.1. Modul De Lorenzo

            d. Jumper

Gambar 2.2. Jumper

• Pada Proteus: 

            1. IC 7492

Gambar 2.3. IC 7492

            2. IC 7493

Gambar 2.4. IC 7493

 

            3. Power DC

Gambar 2.5. Power DC

            4. Switch (SW-SPDT)

Gambar 2.6. Switch

            5.  Logicprobe

Gambar 2.7. Logic Probe

 3. Rangkaian Simulasi [kembali]

Rangkaian Percobaan 2a

Rangkaian Percobaan 2b

 4. Prinsip Kerja Rangkaian [kembali]

Rangkaian Percobaan 2a

Rangkaian ini adalah rangkaian synchronous binary counter 8-bit yang terdiri dari dua IC penghitung yaitu IC 74193 (U1) dan IC 74192 (U2). Masing-masing IC menangani 4-bit: IC U2 menangani bit rendah (B0–B3) dan IC U1 menangani bit tinggi (B4–B7). Kedua IC terhubung secara kaskade, sehingga ketika IC U2 overflow (dari 15 ke 0 saat up count atau dari 0 ke 15 saat down count), sinyal carry/borrow akan diteruskan ke IC U1. Jalur input D0–D3 dari masing-masing IC digunakan untuk memasukkan data paralel, dan dapat dimuat ke dalam counter saat sinyal PL (parallel load) diaktifkan.

Pengaturan arah pencacahan dilakukan melalui pin UP dan DN, yang dikendalikan dari saklar. Clock diberikan ke kedua IC secara serempak (synchronous), sehingga seluruh bit berubah secara bersamaan sesuai sinyal clock. Sinyal MR (master reset) digunakan untuk menghapus semua output menjadi 0 secara cepat. Output dari masing-masing IC akan menunjukkan nilai biner hasil hitungan, yang bisa diamati dari probe logic atau alat tampilan digital. Kombinasi IC 74193 dan 74192 pada rangkaian ini memungkinkan fleksibilitas dalam pencacahan naik, turun, preset data, serta reset, sesuai keperluan praktikum sistem digital.

Rangkaian Percobaan 2b

Rangkaian ini merupakan counter sinkron 8-bit yang terdiri dari dua IC 74193 yang masing-masing berfungsi sebagai 4-bit up/down binary counter. IC U2 menangani 4 bit paling rendah (B0–B3), sedangkan IC U1 menangani 4 bit paling tinggi (B4–B7). Kedua IC ini disusun secara kaskade, di mana output carry/borrow dari U2 dihubungkan ke U1 agar dapat menghitung secara berkelanjutan dari 0 hingga 255 (atau sebaliknya saat down count). Arah pencacahan (up atau down) dikendalikan oleh logika gerbang NOR (U3), yang memproses input dari saklar kontrol (B1 dan B2) untuk mengaktifkan jalur UP atau DN sesuai kebutuhan.

Sinyal parallel load (PL) digunakan untuk memasukkan data awal secara langsung ke register counter dari saklar (B0–B7). Ketika PL aktif (logika rendah), data dari D0–D3 akan langsung dimasukkan ke masing-masing IC tanpa menunggu clock. Clock digunakan untuk memberikan pulsa naik atau turun agar counter menghitung sesuai arah yang dipilih, dan reset (MR) akan mengembalikan semua output ke nol. Output Q0–Q7 akan menampilkan hasil hitungan secara real-time melalui probe logic atau LED tergantung konfigurasi.

 5. Video Rangkaian [kembali]

Video Rangkaian Percobaan 2

 6. Analisa [kembali]

Percobaan 1: Asynchronous Binary Counter

1. Analisa perbedaan hasil jurnal dan percobaan dari dua IC yang digunakan (div 16 dan div 10)
   Hasil percobaan menunjukkan bahwa IC pembagi 16 (7493) menghasilkan keluaran yang lebih stabil dibanding IC pembagi 10 (74LS90) karena karakteristik rangkaiannya berbeda, sehingga frekuensi keluaran tidak sepenuhnya sama dengan teori di jurnal.
2. Analisa perbedaan hasil jurnal percobaan 1a dan 1b (IC 74LS90 dan 7493)
   Pada percobaan 1a, sumber clock langsung diberikan ke pin clock A, sedangkan pada 1b clock dibagi dengan menghubungkan output tertentu ke input clock lain. Akibatnya, pada 1b terlihat perbedaan timing dan urutan keluaran dibandingkan teori.

 

Percobaan 2: Synchronous Binary Counter

1. Analisa perbedaan hasil jurnal dan percobaan dari dua IC yang digunakan (div 16 dan div 10)
   IC synchronous lebih akurat dibanding asynchronous, tetapi tetap muncul perbedaan kecil pada percobaan akibat delay propagasi antar flip-flop sehingga frekuensi tidak persis sama dengan jurnal.
2. Analisa perbedaan hasil jurnal percobaan 2a dan 2b
   Pada 2a, clock diberikan langsung sehingga keluaran sesuai pola standar counter. Sedangkan pada 2b, clock melewati dua gerbang NOR dari saklar input B1 dan B2, sehingga terdapat perbedaan respon dan sedikit keterlambatan dibanding jurnal.

 

Percobaan 3: Shift Register (Serial/Paralel, 4 Bit)

1. Analisa bagaimana data serial dapat dikirimkan dan dikeluarkan
   Data serial masuk bit per bit mengikuti pulsa clock (falling edge), kemudian bergeser di dalam register sebelum muncul sebagai output serial.
2. Analisa bagaimana data paralel dapat dikirimkan dan dikeluarkan
   Data paralel dimasukkan secara bersamaan ke semua input, lalu dapat langsung dibaca secara paralel atau diubah jadi output serial lewat shift register.
3. Bandingkan keempat mode (SISO, SIPO, PISO, PIPO) berdasarkan cara input, cara output, kebutuhan clock, serta kegunaan praktisnya

• SISO: Input serial → output serial, butuh banyak clock, dipakai di komunikasi sederhana.
• SIPO: Input serial → output paralel, ubah data serial jadi paralel, cocok untuk antarmuka perangkat.
• PISO: Input paralel → output serial, sekali input lalu dikirim per bit, digunakan untuk transmisi data.
• PIPO: Input paralel → output paralel, cepat tanpa banyak clock, cocok untuk penyimpanan sementara.

 

 7. Link Download [kembali]

• Rangkaian Proteus 2a[Download]
• Rangkaian Proteus 2b[Download]
• Video Percobaan 2 [Download]
• Datasheet IC 7492 [Download]
• Datasheet IC 7493 [Download]