Laporan Akhir 1
LAPORAN AKHIR 1
PERCOBAAN 1
1. Jurnal [kembali]
2. Alat dan Bahan[kembali]
- Saat pratikum:
a.Panel DL 2203D
b.Panel DL 2203C
c.Panel DL 2203S
Gambar 2.1. Modul De Lorenzo
d. Jumper
Gambar 2.2. Jumper
- Pada Proteus:
1. IC 74LS90
Gambar 2.3. IC 74LS90
2. IC 7493
3. Power DC
Gambar 2.5. Power DC
4. Switch (SW-SPDT)
Gambar 2.6. Switch
5. Logicprobe
3. Rangkaian Simulasi [kembali]
Rangkaian Percobaan 1a
Rangkaian Perobaan 1b
4. Prinsip Kerja Rangkaian [kembali]
Percobaan 1a
Percobaan 1a merupakan rangkaian penghitung digital yang terdiri dari dua buah IC, yaitu 74LS90 (U1) sebagai BCD counter (modulo-10) dan 7493 (U2) sebagai 4-bit binary counter (modulo-16). Kedua IC ini menerima input clock dari sumber yang sama, yaitu sinyal CKA dari generator pulsa. Pada IC 74LS90, pin CKA digunakan untuk mengontrol flip-flop pertama (Q0), sehingga setiap pulsa clock akan menyebabkan Q0 toggle. Kemudian, output Q0 dihubungkan ke pin CKB dari IC yang sama, yang bertanggung jawab atas counting untuk Q1, Q2, dan Q3. Dengan konfigurasi ini, flip-flop di CKB hanya menghitung ketika terjadi perubahan pada Q0, tepatnya saat falling edge (transisi dari 1 ke 0), sehingga menghasilkan pencacahan dari 0 sampai 9 (BCD). Sedangkan pada IC 7493, clock langsung diberikan ke pin CKA, sehingga flip-flop internalnya bekerja berdasarkan pulsa clock tanpa dipengaruhi oleh sinyal dari counter lain. Output dari masing-masing counter dihubungkan ke 7-segment display, yang akan menampilkan angka sesuai hasil counting. Terdapat juga saklar SPDT (B0–B5) yang terhubung ke pin R0(1), R0(2), R9(1), dan R9(2) dari IC 74LS90, sehingga pengguna dapat melakukan reset ke 0 atau preset ke 9 secara manual. Percobaan ini digunakan untuk memahami prinsip kerja counter BCD dan binary secara terpisah dengan clock yang sama, serta bagaimana clock, CKA/CKB, dan sinyal reset mempengaruhi kerja IC.
Percobaan 1b
Percobaan 1b memiliki susunan rangkaian yang hampir sama dengan Percobaan 1a, yaitu menggunakan IC 74LS90 (U3) dan 7493 (U4) serta dua 7-segment display sebagai tampilan output. Perbedaan utamanya terletak pada pengaturan sinyal clock. Dalam percobaan ini, sinyal clock hanya diberikan ke pin CKA dari IC 74LS90, dan output Q0 dari IC 74LS90 dihubungkan ke pin CKA IC 7493, sehingga IC 7493 hanya akan menerima pulsa clock setiap dua siklus clock utama. Hal ini menciptakan sistem counter bertingkat (rangkaian ripple/tangga) di mana output Q0 berperan sebagai pengontrol clock untuk counter berikutnya. Dengan konfigurasi ini, IC 7493 akan menghitung satu kali untuk setiap dua hitungan penuh pada Q0 (yaitu satu perubahan HIGH ke LOW) dari IC 74LS90. Pola ini menciptakan efek seperti digit satuan dan puluhan pada jam digital, di mana digit kedua hanya berubah jika digit pertama telah mencapai batas tertentu. Seperti pada percobaan sebelumnya, saklar SPDT (B6–B11) digunakan untuk mengontrol sinyal reset pada masing-masing IC, khususnya R0(1), R0(2), R9(1), dan R9(2) pada IC 74LS90, serta R0(1), R0(2) pada IC 7493. Percobaan 1b memperkenalkan konsep clock cascading, yaitu penggunaan output dari counter pertama sebagai clock untuk counter berikutnya, sehingga membentuk sistem pencacah multi-digit yang sinkron dan efisien.
5. Video Rangkaian [kembali]
Video Rangkaian Percobaan 1
6. Analisa [kembali]
Percobaan 1: Asynchronous Binary
Counter
- Analisa
perbedaan hasil jurnal dan percobaan dari dua IC yang digunakan (div 16
dan div 10)
Hasil percobaan menunjukkan bahwa IC pembagi 16 (7493) menghasilkan keluaran yang lebih stabil dibanding IC pembagi 10 (74LS90) karena karakteristik rangkaiannya berbeda, sehingga frekuensi keluaran tidak sepenuhnya sama dengan teori di jurnal. - Analisa
perbedaan hasil jurnal percobaan 1a dan 1b (IC 74LS90 dan 7493)
Pada percobaan 1a, sumber clock langsung diberikan ke pin clock A, sedangkan pada 1b clock dibagi dengan menghubungkan output tertentu ke input clock lain. Akibatnya, pada 1b terlihat perbedaan timing dan urutan keluaran dibandingkan teori.
Percobaan 2: Synchronous Binary
Counter
- Analisa
perbedaan hasil jurnal dan percobaan dari dua IC yang digunakan (div 16
dan div 10)
IC synchronous lebih akurat dibanding asynchronous, tetapi tetap muncul perbedaan kecil pada percobaan akibat delay propagasi antar flip-flop sehingga frekuensi tidak persis sama dengan jurnal. - Analisa
perbedaan hasil jurnal percobaan 2a dan 2b
Pada 2a, clock diberikan langsung sehingga keluaran sesuai pola standar counter. Sedangkan pada 2b, clock melewati dua gerbang NOR dari saklar input B1 dan B2, sehingga terdapat perbedaan respon dan sedikit keterlambatan dibanding jurnal.
Percobaan 3: Shift Register (Serial/Paralel,
4 Bit)
- Analisa
bagaimana data serial dapat dikirimkan dan dikeluarkan
Data serial masuk bit per bit mengikuti pulsa clock (falling edge), kemudian bergeser di dalam register sebelum muncul sebagai output serial. - Analisa
bagaimana data paralel dapat dikirimkan dan dikeluarkan
Data paralel dimasukkan secara bersamaan ke semua input, lalu dapat langsung dibaca secara paralel atau diubah jadi output serial lewat shift register. - Bandingkan
keempat mode (SISO, SIPO, PISO, PIPO) berdasarkan cara input, cara output,
kebutuhan clock, serta kegunaan praktisnya
- SISO:
Input serial → output serial, butuh banyak clock, dipakai di komunikasi
sederhana.
- SIPO:
Input serial → output paralel, ubah data serial jadi paralel, cocok untuk
antarmuka perangkat.
- PISO:
Input paralel → output serial, sekali input lalu dikirim per bit,
digunakan untuk transmisi data.
- PIPO:
Input paralel → output paralel, cepat tanpa banyak clock, cocok untuk
penyimpanan sementara.
7. Link Download [kembali]
- Rangkaian Proteus 1 [Download]
- Video Percobaan 1 [Download]
- Datasheet IC 7493 [Download]
- Datasheet IC 74LS90 [Download]
Comments
Post a Comment